LO GERFO, FABIO PAOLOFABIO PAOLOLO GERFOSOTTILE, GiuseppeGiuseppeSOTTILE2022-06-072022-06-072022http://hdl.handle.net/20.500.12386/32227https://doi.org/10.20371/INAF/TechRep/155In questo documento verranno descritte le fasi di progettazione e test della scheda FPGA di front end, sviluppata per interfacciarci con l'ASIC RENA3.ELETTRONICOitTechnical reportING-INF/01 - ELETTRONICA